3D DRAM进入量产倒计时

  在AI服务器中，内存带宽问题越来越凸出，已经明显阻碍了系统计算效率的提升。眼下，HBM内存很火，它相对于传统DRAM，数据传输速度有了明显提升，但是，随着AI应用需求的发展，HBM的带宽也有限制，而理论上的存算一体可以完全解决“存储墙”问题，但该技术产品的成熟和量产还遥遥无期。在这样的情况下，3D DRAM成为了一个HBM之后的不错选择。

  目前，各大内存芯片厂商，以及全球知名半导体科研机构都在进行3D DRAM的研发工作，并且取得了不错的进展，距离成熟产品量产不远了。

  据首尔半导体行业消息的人偷偷表示，3月，三星电子在加利福尼亚州圣何塞举行的全球芯片制造商峰会Memcon 2024上公布了其3D DRAM开发路线月初，从三星电子传来消息，该公司计划在2025年推出基于其垂直通道晶体管技术的早期版本的3D DRAM，该技术在构成单元的晶体管中垂直设置一个通道，并用一个栅极包裹住它作为开关。该公司还计划在 2030 年推出更新版本的堆叠式 DRAM，该DRAM可以堆叠包括电容器在内的所有单元。

  AI应用对内存性能（速度和存储密度等）的要求不断的提高。然而，在大幅度增长的数据量，以及处理器快速提升的算力面前，传统的平面架构（2D）DRAM在存储密度和速度方面越来越吃力，与此同时，目前的DRAM制程工艺已经接近极限（最先进的DRAM制程约为12nm），逐步提升越来越难，这是由DRAM的结构导致的，它的基本存储单元是基于一个晶体管和一个电容器，目前的DRAM制程工艺扩展是在一个平面上进行的，工艺提升主要面临两个挑战：一、电容器的缩放；二、电容到数字线的电荷共享，要考虑用多少时间将电荷转移到数字线上、数字线有多长。存储电容的深宽比会随着制程工艺微缩而呈倍数增加，这就是平面DRAM工艺微缩越来越难的原因。

  也就是说，传统DRAM架构是平面型的，而在一个平面内加入更多存储单元越来越困难。因此，类似于3D NAND，人们开始考虑将立体的3D架构带入DRAM。3D DRAM将存储单元堆叠在逻辑单元上方，以实现在单位面积上产出更多存储容量，3D DRAM可以有效解决平面DRAM存储电容高深宽比这一难题。此外，使用3D堆叠技术还能重复使用存储电容，以此来降低DRAM的单位成本。

  由于3D DRAM中的晶体管堆叠为多层结构，这种结构能扩大晶体管之间的间隙，由此减少电流泄漏。

  就发展路线来看，据semiengineering报道，3D DRAM有两条路，其中，最直接的方法是保留当前的DRAM 技术，并将多个芯片堆叠在彼此之上。这是用于HBM的高级封装方法，常见的HBM芯片为4和8高，预计很快会达到16高。与传统DRAM相比，这是一种更昂贵的方案，因为在封装中堆叠die需要更先进的工艺，但对需要大量高带宽内存的应用（如AI）来说，这是值得的。

  另外一条路，也是多数厂商追求的最终目标，那就是单片堆叠。这种方案只需少量额外步骤，但是，这些步骤会导致很多困难。为实现这个目标，有分析的人表示3D DRAM 可以效仿3D NAND Flash，将存储单元翻转。因为DRAM 单元具有较小的2D区域，但具有较大的垂直方向电容器，使其很高且难以分层堆叠。而且，随着 2D 尺寸越来越小，电容器越来越薄，它必须加长以保持充足的电荷。

  在传统DRAM的制作的完整过程中，几乎都是采用电路和存储器堆叠在同一平面的方法来生产的，芯片制造商通过减小单元尺寸或间距来提高 DRAM 的性能。然而，他们达到了在有限空间内增加存储单元数量的物理极限，这里有一个问题，如果电容器慢慢的变薄，整个器件可能会崩溃。如果没有办法解决电容器问题，DRAM的存储密度和数据传输带宽就难以实现跨越式提升。因此，业界提出了无电容DRAM方案，再加上3D堆叠技术，有望实现3D DRAM的突破。

  目前，全球多家知名半导体科研机构都在进行无电容3D DRAM 的研究工作，具体技术包括Dynamic Flash Memory、VLT、Z-RAM和IGZO-FET等。不过，从目前的发展状况来看，包括存储芯片三巨头（三星电子、SK海力士和美光）在内的厂商还没有披露更多关于无电容3D DRAM的细节。

  如前文所述，三星电子计划在2025年推出3D DRAM的量产产品。在三巨头中，三星是对该技术最为关注的，投入也最大，3D DRAM能够在一定程度上帮助三星在未来的AI芯片市场占据优势地位。而就目前来看，在AI内存市场，特别是HBM产品，SK海力士占据着主导地位，占有全球90%的HBM市场占有率。三星要想赶超SK海力士，在HBM阶段恐怕是难以实现了，只能寄希望于3D DRAM或其它更先进的技术方案。

  据消息人士称，2023年5月，三星电子在其半导体研究中心内组建了一个开发团队，大规模生产4F2结构DRAM。由于DRAM单元尺寸已达到极限，三星想将4F2应用于10nm级工艺或更先进制程的DRAM。如果三星的4F2 DRAM存储单元结构研究成功，在不改变制程的情况下，裸片面积可比现有6F2 DRAM存储单元减少约30%。

  虽然没明确的发展路线图，但SK海力士在一些行业会议上介绍过该公司对3D DRAM的理解。据BusinessKorea报道，负责SK海力士未来技术研究所的副总裁Cha Seon-yong表示，2024年，SK海力士将会披露3D DRAM电气特性的相关细节，到时候，该公司将会明确3D DRAM的发展方向。

  由于在Chiplet（小芯片）技术的商业化上取得了成功，AMD想在HPC用处理器（CPU和GPU）方面更进一步，一种设想是在不久的将来在计算Chiplet上堆叠DRAM。在ISSCC 2023峰会上，AMD在其演示文稿中详细的介绍了怎么样提高数据中心能效，其中，对用于服务器处理器和HPC加速器的多层堆叠DRAM的介绍十分引人注目，该公司预测这将是未来HPC用内存的一个发展方向。

  近些年，华为在CPU、AI等HPC上投下重注，要想在这方面进入产业前沿，同样躲不开内存技术的改进问题。在VLSI Symposium 2022上，华为发表了一篇关于3D DRAM的论文，详细的介绍了该公司采用的垂直CAA型IGZO FET技术，该研究项目可以推动IGZO晶体管在高密度DRAM领域的应用。

  目前，AI正在各行各业渗透，大到数据中心和云计算服务器，小到手机。在可预见的未来，没有AI能力的设备将很难在市场上竞争。而AI对处理器和内存提出的要求慢慢的升高，眼下，在手机等小型计算系统中，传统LPDDR还能够完全满足应用需求，将来则有很大的可能性被淘汰；而在大型计算系统当中，HBM冉冉升起，但用不了多少年，其存储密度和数据传输带宽也将难以保障应用升级。此时，3D DRAM是一个更好的方案。

  从长远来看，汽车行业也有望使用3D DRAM，因为智能化的电动汽车和无人驾驶技术需要能够实时处理从道路上收集的大量数据，此时，如果只有CPU性能提升，而DRAM不能够满足要求，不会有好的效果和驾驶、乘坐体验，一定要保证DRAM不存在存储密度和带宽短板，才能充分的发挥汽车智能化和无人驾驶系统的性能。

  因此，在多个应用市场持续不断的发展的情况下，3D DRAM拥有广阔的增长空间。